GermanWikipedia - /page/entry.mu

Micron Document

<!DOCTYPE html>

<title>Reduced Instruction Set Computer</title>

</head>

<h1 id="firstHeading" class="firstHeading mw-first-heading"><span class="mw-page-title-main">Reduced Instruction Set Computer</span></h1>

</header>

</div>

<p><b>Reduced Instruction Set Computer</b> (<b>RISC</b>, <a href="Englische_Sprache" title="Englische Sprache">englisch</a> für <i>Rechner mit reduziertem <a href="Befehlssatz" title="Befehlssatz">Befehlssatz</a></i>) ist eine <a href="Prozessorarchitektur" title="Prozessorarchitektur">Designphilosophie</a> für <a href="Prozessor" title="Prozessor">Computerprozessoren</a>. Der Begriff wurde 1980 von <a href="David_A._Patterson" title="David A. Patterson">David A. Patterson</a> und Carlo H. Séquin geprägt.<sup id="cite_ref-1" class="reference"><a href="#cite_note-1"><span class="cite-bracket">[</span>1<span class="cite-bracket">]</span></a></sup> Das Designziel war der Verzicht auf einen komplexen, für die <a href="Assemblersprache" title="Assemblersprache">Assemblerprogrammierung</a> komfortablen Befehlssatz hin zu einfach zu dekodierenden und schnell auszuführenden Befehlen („eigentliche Befehlsausführung“ meist nur 1 Takt). Dies ermöglichte zudem höhere <a href="Taktsignal" title="Taktsignal">Taktfrequenzen</a>.

</p><p>Die RISC entgegengesetzte Designphilosophie wird als <a href="Complex_Instruction_Set_Computer" title="Complex Instruction Set Computer">Complex Instruction Set Computer</a> (CISC) bezeichnet. In der heutigen Zeit hat die Unterscheidung in RISC und CISC weitgehend an Bedeutung verloren. Ehemalige RISC-<a href="Prozessorfamilie" class="mw-redirect" title="Prozessorfamilie">Prozessorfamilien</a> haben mittlerweile auch komplexere Befehle aufgenommen, CISC-Prozessoren haben seit Mitte der 1990er Jahre RISC-ähnliche Designkomponenten erhalten und sind ebenfalls <a href="Superskalar" class="mw-redirect" title="Superskalar">superskalar</a>. Die Dekodierung von Befehlen nimmt unabhängig von RISC oder CISC nur noch einen kleinen Teil der Chipfläche ein. Die Hauptfläche der Chips nehmen mittlerweile Verarbeitungseinheiten ein, die erst seit Anfang der 1990er Jahre in Prozessoren auftauchen.

</p>

<div class="mw-heading mw-heading2"><h2 id="RISC-Designphilosophie">RISC-Designphilosophie</h2></div>

<p>Befehlssätze von Prozessoren der 1980er Jahre wurden zunehmend größer. Neue Befehle kamen hinzu, alte Befehle, die kaum noch gebraucht wurden, blieben erhalten. Es tauchten sehr komplexe Befehle und Adressierungsarten auf, welche durch Compiler und selbst durch Assemblerprogrammierer schwer nutzbar waren.

Der RISC-Prozessor der 1980/90er Jahre sollte unter Anwendung des <a href="KISS-Prinzip" title="KISS-Prinzip">KISS-Prinzips</a> einen einfachen Befehlssatz erhalten, der schnell zu dekodieren und einfach auszuführen ist. Ein RISC-Befehlssatz verzichtet auf komplexe Befehle – insbesondere auf solche, die Speicherzugriffe (langsam) mit arithmetischen Operationen (schnell) kombinieren. Dadurch lassen sich die Stufen der Prozessorpipeline gut abstimmen, die Stufen werden kürzer, die Pipeline lässt sich schneller takten und sie ist besser ausgelastet, da weniger „Blockaden“ (<i>stalls</i>) auftreten. Einfachere Befehle lassen sich darüber hinaus einheitlicher kodieren als bei CISC-Architekturen, was den Dekodieraufwand und damit die Pipelinelatenz weiter verringert.

Der Befehlssatz von CISC-Prozessoren ist meist in Form von <a href="Mikroprogrammsteuerwerk" title="Mikroprogrammsteuerwerk">Microcode</a> implementiert. Bei RISC-Prozessoren hingegen sind die einzelnen Befehle fest verdrahtet.

Das ermöglicht, den Befehlssatz mit relativ wenig <a href="Transistor" title="Transistor">Transistoren</a> umzusetzen; die Befehle werden teilweise parallel und sehr schnell verarbeitet.

</p><p>Berücksichtigung von damals neuen Erkenntnissen beim Compilerbau:

</p>

<ul><li>Aus der Verschiebung von Aufgaben der <a href="Hardware" title="Hardware">Hardware</a> (<a href="CPU" class="mw-redirect" title="CPU">CPU</a>) in die <a href="Software" title="Software">Software</a> (<a href="Compilerbau" title="Compilerbau">Compilerbau</a>) erfolgte auch eine Optimierung von RISC-CPUs für <a href="Compiler" title="Compiler">Compiler</a>, die sich u. a. in vielen, in gleicher Weise benutzbaren <a href="Register_(Computer)" class="mw-redirect" title="Register (Computer)">Registern</a> niederschlägt.</li></ul>

<p>Hintergrund der Entwicklung von RISC-Architekturen waren:

</p>

<ul><li>Der weitgehende Wechsel von Assembler-Programmierung zu Hochsprachen-Programmierung in den 1980er Jahren. Selbst Betriebssysteme wurden vermehrt in höheren Sprachen geschrieben.</li>

<li>Genügend Hauptspeicher, um komplexe Optimierungen in Compilern überhaupt erst durchführen zu können.<br>Genügend Hauptspeicher für den etwas längeren Code (den RISC damals mit sich brachte).</li>

<li>Man wollte viel Rechenleistung aus den damals möglichen 0,2 bis 2 Millionen Transistoren einer CPU herausholen.</li></ul>

<p>Folgende Eigenschaften sind typisch für RISC-Prozessoren:

</p>

<ul><li>Alle Befehle folgen dem gleichen oder sehr wenigen Ablaufschemata (Fetch, Decode, …)</li>

<li>Sich weitgehend daraus ergebende Eigenschaften:

<ul><li>Die Befehle haben eine konstante Länge (meist 32 Bit).</li>

<li>Geringe Variation der Ausführungszeit, häufig sogar konstant. In ersten Designs betrug die tatsächliche Ausführungszeit oft 1 Takt. Spätere Designs verwenden eher 1 Takt pro Pipelinestufe, erreichen dank <a href="Superskalarit%C3%A4t" title="Superskalarität">Superskalarität</a> jedoch dennoch einen Durchsatz von 1 Befehl pro Takt.<br>Befehle, die sich nicht so implementieren ließen (Ganzzahldivision), wurden meist weggelassen und durch mehrere einfachere Befehle ersetzt, die diese Aufgabe zusammen erledigten.</li>

<li>Entkopplung von Speicherlese-Operationen und Arithmetik („<a href="Load/Store-Architektur" title="Load/Store-Architektur">Load/Store-Architektur</a>“).</li></ul></li>

<li>Superskalare Architektur, Pipelining mit mindestens 4 Stages (seit 1990er auch bei CISC).</li>

<li>Entwicklung von CPU und von (<a href="C_(Programmiersprache)" title="C (Programmiersprache)">C</a>-)Compiler laufen parallel und beeinflussen sich massiv gegenseitig.</li>

<li>RISC-Architekturen führen zu mehr temporären Zwischenergebnissen, daher haben diese mindestens 16 General-Purpose-Register (mittlerweile auch bei CISC).</li>

<li>Häufig <a href="Harvard-Architektur" title="Harvard-Architektur">Harvard-</a> oder Super-Harvard-Architekturen.</li></ul>

<p>Folgende Dinge findet man nur bei RISC-Prozessoren, sind aber primär das Ergebnis einer Performanceoptimierung bzw. der Einsparung von Chipfläche:

</p>

<ul><li>Delayed Branches: Die 1 bis 3 folgenden Befehle hinter Sprungbefehlen werden ebenfalls ausgeführt.</li>

<li>Etliche Prozessoren führen keine Verriegelung von <a href="Pipeline_(Prozessor)" title="Pipeline (Prozessor)">Prozessorpipeline</a>-Stufen durch, dieses Design gab der <a href="MIPS-Architektur" title="MIPS-Architektur">MIPS-Architektur</a> sogar den Namen (<span lang="en"><b>M</b>icroprocessor without <b>i</b>nterlocked <b>p</b>ipeline <b>s</b>tages</span>).</li></ul>

<div class="mw-heading mw-heading2"><h2 id="Typische_Eigenschaften_von_RISC-Prozessoren">Typische Eigenschaften von RISC-Prozessoren</h2></div>

<p>Es gibt keine formale Definition des Begriffes RISC. Die Mehrheit der RISC-Prozessoren besitzt folgende Eigenschaften:

</p>

<div class="mw-heading mw-heading3"><h3 id="Superskalarität"><span id="Superskalarit.C3.A4t"></span>Superskalarität</h3></div>

<p>Die „eigentliche Befehlsausführung“ dauert meist nur 1 Taktzyklus pro Befehl.

</p><p>Es wird pro Takt ein Befehl begonnen, und in jedem Takt ein (früherer) Befehl beendet. Die Dekodierung erfolgt ohne Mikrocode durch ein fest verdrahtetes Netzwerk. Ein klassischer RISC-Prozessor führt Befehle in vier Takten durch: Fetch, Decode, Load, Execute. In jeder dieser Stufen befindet sich immer jeweils ein Befehl.

</p>

<div class="mw-heading mw-heading3"><h3 id="Load-Store-Architektur">Load-Store-Architektur</h3></div>

<p>Bei einer <a href="Load/Store-Architektur" title="Load/Store-Architektur">Load-Store-Architektur</a> greifen nur Load- und Store-Befehle auf den <a href="Hauptspeicher" class="mw-redirect" title="Hauptspeicher">Hauptspeicher</a> zu. Alle anderen Befehle arbeiten ausschließlich mit <a href="Operator_(Mathematik)#Operand" title="Operator (Mathematik)">Registeroperanden</a> und <a href="Literal" title="Literal">Literalen</a>. Diese Load- und Store-Befehle besitzen keine komplexen <a href="Adressierung_(Rechnerarchitektur)" title="Adressierung (Rechnerarchitektur)">Adressmodi</a>, stattdessen werden die Adressen in <a href="Register_(Computer)#Frei_verwendbare_Register" class="mw-redirect" title="Register (Computer)">frei verwendbaren Registern</a> berechnet.

Allerdings weisen nur wenige RISC-CPUs eine klassische Load-Store-Architektur auf, die meisten erlauben einen Speicheroperanden.

</p>

<div class="mw-heading mw-heading3"><h3 id="Große_Anzahl_frei_verwendbarer_Register_und_Drei-Adress-Code"><span id="Gro.C3.9Fe_Anzahl_frei_verwendbarer_Register_und_Drei-Adress-Code"></span>Große Anzahl frei verwendbarer Register und Drei-Adress-Code</h3></div>

<p>Um dem <a href="Compiler" title="Compiler">Compiler</a> eine effiziente Codeerzeugung und Programmoptimierung zu ermöglichen, haben RISC-Prozessoren eine große Anzahl <a href="Register_(Computer)#Frei_verwendbare_Register" class="mw-redirect" title="Register (Computer)">frei verwendbarer Register</a> (typisch sind 16 oder 32) und Befehle im <a href="Adressrechner_(Maschinenbefehl)#3-Adressbefehle_/_typisch_RISC-Rechner" title="Adressrechner (Maschinenbefehl)">Drei-Adress-Code</a>. Befehle im Drei-Adress-Code haben ein Ziel- und zwei Quellregister. Der <a href="Berkeley_RISC" title="Berkeley RISC">Berkeley-RISC-Prozessor</a> und seine Nachkommen (u. a. <a href="Sun_SPARC" class="mw-redirect" title="Sun SPARC">Sun SPARC</a>, <a href="AMD_Am29000" title="AMD Am29000">AMD Am29000</a> und <a href="Intel_i960" title="Intel i960">Intel i960</a>) besitzen zusätzlich <a href="Registerfenster" title="Registerfenster">Registerfenster</a>, die eine besonders große Anzahl an Registern erlauben und den Aufruf von <a href="Unterprogramm" title="Unterprogramm">Unterprogrammen</a> beschleunigen.

</p>

<div class="mw-heading mw-heading3"><h3 id="Befehle_mit_fester_Länge_und_wenigen_Formaten"><span id="Befehle_mit_fester_L.C3.A4nge_und_wenigen_Formaten"></span>Befehle mit fester Länge und wenigen Formaten</h3></div>

<p>Alle Befehle sind gleich lang und es gibt nur wenige <a href="Befehlssatz" title="Befehlssatz">Befehlsformate</a>. Das heißt, dass bei fast allen Befehlen die Lage von <a href="Opcode" title="Opcode">Opcode</a>, Registeroperanden und <a href="Literal" title="Literal">Literalen</a> gleich ist, was das Dekodieren wesentlich vereinfacht und damit beschleunigt. Typisch sind 32 Bit breite Befehlsworte und fünf verschiedene Befehlsformate. Erwähnenswerte Ausnahmen sind <a href="IBM_801" title="IBM 801">IBMs ursprünglicher 801</a>, <a href="ARM-Architektur#Thumb-Befehlssatz" title="ARM-Architektur">ARMs Thumb</a>, microMIPS und <a href="Infineon_TriCore" title="Infineon TriCore">Infineon TriCore</a>. Diese RISC-Architekturen benutzen variable Befehlslängen von 16 und 32 Bit, um so den Programmcode zu verkürzen.

</p>

<div class="mw-heading mw-heading2"><h2 id="Geschichte">Geschichte</h2></div>

<div class="mw-heading mw-heading3"><h3 id="Anfänge"><span id="Anf.C3.A4nge"></span>Anfänge</h3></div>

<p>Die Anfänge von RISC reichen bis in die 60er Jahre zurück. Ende der 70er und Anfang der 80er Jahre kamen schließlich mehrere Faktoren zusammen, die zu einer neuen Designphilosophie und einer Welle neuer Prozessordesigns führten:<sup id="cite_ref-2" class="reference"><a href="#cite_note-2"><span class="cite-bracket">[</span>2<span class="cite-bracket">]</span></a></sup><sup id="cite_ref-3" class="reference"><a href="#cite_note-3"><span class="cite-bracket">[</span>3<span class="cite-bracket">]</span></a></sup><sup id="cite_ref-4" class="reference"><a href="#cite_note-4"><span class="cite-bracket">[</span>4<span class="cite-bracket">]</span></a></sup><sup id="cite_ref-5" class="reference"><a href="#cite_note-5"><span class="cite-bracket">[</span>5<span class="cite-bracket">]</span></a></sup><sup id="cite_ref-6" class="reference"><a href="#cite_note-6"><span class="cite-bracket">[</span>6<span class="cite-bracket">]</span></a></sup>

</p>

<ul><li>Durch die Einführung der <a href="Cache#Cachehierarchie" title="Cache">Speicherhierarchie</a> aus schnellen <a href="Cache" title="Cache">Caches</a> und billigem <a href="Hauptspeicher" class="mw-redirect" title="Hauptspeicher">Hauptspeicher</a> wurden die Geschwindigkeitsvorteile der <a href="Mikroprogrammierung" title="Mikroprogrammierung">Mikroprogrammspeicher</a> hinfällig.</li>

<li>Die <a href="Compiler" title="Compiler">Compiler</a> wurden aufwändiger und erzeugten schnelleren Code, etwa indem sie die Registervergabe durch <a href="F%C3%A4rbung_(Graphentheorie)" title="Färbung (Graphentheorie)">Graphfärbung</a> lösten, gemeinsame Teilausdrücke entfernten, schnellere äquivalente Anweisungen verwendeten, durch das statische Auswerten von Ausdrücken zur Übersetzungszeit und durch das Entfernen von totem Programmcode. Viele dieser Optimierungen können auf <a href="Mikroprogrammierung" title="Mikroprogrammierung">mikroprogrammierten</a> Prozessoren nicht ihr volles Potential ausschöpfen, weil sie nicht direkt auf den internen <a href="Mikroprogrammierung" title="Mikroprogrammierung">Mikrocode</a> angewendet werden können.</li>

<li>Fortschritte in der <a href="Strukturgr%C3%B6%C3%9Fe" title="Strukturgröße">Halbleiter-Integration</a> erlaubten es, schnelle, komplexere Prozessoren aus immer mehr Transistoren auf einem <a href="Integrierter_Schaltkreis" title="Integrierter Schaltkreis">Chip</a> zu integrieren. Zusammen mit neuen VLSI-CAD-Werkzeugen führte die Integration zu einer deutlich höheren Produktivität, so dass neue Entwicklungen mit relativ wenig Personal möglich wurden. Die kürzeren Entwicklungszyklen erlaubten eine schnelle Evolution der Designphilosophie.</li>

<li>Die <a href="DARPA" class="mw-redirect" title="DARPA">DARPA</a>, die Forschungsagentur des amerikanischen Verteidigungsministeriums, unterstützte in dieser Zeit gezielt Projekte zur Entwicklung <a href="Integrierter_Schaltkreis" title="Integrierter Schaltkreis">integrierter Schaltkreise</a>, darunter auch das <a href="Berkeley_RISC" title="Berkeley RISC">RISC-Projekt</a> in Berkeley, das MIPS-Projekt in Stanford und viele weitere Nachfolgeprojekte.</li></ul>

<p>Wichtige Wegbereiter für RISC waren die <a href="CDC_6600" title="CDC 6600">CDC 6600</a> (<a href="Seymour_Cray" title="Seymour Cray">Seymour Cray</a> und Jim Thornton, 1964) und IBMs ACS-Projekt (Jack Bertram und <a href="John_Cocke" title="John Cocke">John Cocke</a>, ab 1963). Einige frühe RISC-Projekte und -Architekten:

</p>

<ul><li>ab 1974 <a href="IBM_801" title="IBM 801">IBM 801</a> (<a href="John_Cocke" title="John Cocke">John Cocke</a>)</li>

<li>ab 1980 <a href="Berkeley_RISC" title="Berkeley RISC">Berkeley Reduced Instruction Set Computer</a> (<a href="David_A._Patterson" title="David A. Patterson">David A. Patterson</a> und Carlo H. Séquin)</li>

<li>ab 1981 Stanford Microprocessor without Interlocked Pipeline Stages (<a href="John_L._Hennessy" title="John L. Hennessy">John L. Hennessy</a>)</li></ul>

<div class="mw-heading mw-heading3"><h3 id="Blütezeit"><span id="Bl.C3.BCtezeit"></span>Blütezeit</h3></div>

<p>Als nach anfänglichen Zweifeln die Vorteile von RISC offensichtlich wurden, begannen praktisch alle Computerhersteller damit, eigene RISC-Architekturen zu entwickeln:

</p>

<ul><li>ab 1983 <a href="ARM-Architektur" title="ARM-Architektur">Acorn Risc Machine</a> (<a href="Sophie_Wilson" title="Sophie Wilson">Sophie Wilson</a>, <a href="Steve_Furber" title="Steve Furber">Steve Furber</a>)</li>

<li>ab 1983 <a href="MIPS-Architektur" title="MIPS-Architektur">MIPS</a> (Craig Hansen)</li>

<li>ab 1984 <a href="AMD_Am29000" title="AMD Am29000">AMD Am29000</a> (Brian Case und Ole Moller)</li>

<li>ab 1984 <a href="PA-RISC" title="PA-RISC">HP Precision Architecture RISC</a> (Bill Worley und Michael Mahon)</li>

<li>ab 1984 <a href="Motorola_88000" class="mw-redirect" title="Motorola 88000">Motorola 88k</a> (Mitch Alsup)</li>

<li>ab 1984 <a href="Intel_i960" title="Intel i960">Intel i960</a> (Glen Myers)</li>

<li>ab 1985 <a href="IBM_Power" class="mw-redirect" title="IBM Power">IBM Power</a> (<a href="John_Cocke" title="John Cocke">John Cocke</a>, Greg Grohoski und Rich Oehler)</li>

<li>ab 1985 <a href="Sun_SPARC" class="mw-redirect" title="Sun SPARC">Sun Scalable Processor ARChitecture</a> (Robert Garner)</li>

<li>ab 1989 <a href="DEC_Alpha" class="mw-redirect" title="DEC Alpha">DEC Alpha</a> (Dick Sites und Rich Witek)</li>

<li>ab 1991 <a href="Apple" title="Apple">Apple</a>–<a href="IBM" title="IBM">IBM</a>–<a href="Motorola" class="mw-redirect" title="Motorola">Motorola</a> <a href="PowerPC" title="PowerPC">PowerPC</a> (Rich Oehler, Keith Diefendorff, Ron Hochsprung und John Sell)</li></ul>

<p>In der Folge war der Begriff RISC positiv besetzt und wurde in der Werbung inflationär benutzt (u. a. von Intel für den <a href="Intel_80486" title="Intel 80486">486</a>). Von Steven A. Przybylski ist folgende ironische Definition von RISC überliefert: „ein Computer, der nach 1985 angekündigt wurde“.

</p>

<div class="mw-heading mw-heading2"><h2 id="Vergleich_zu_CISC">Vergleich zu CISC</h2></div>

<p>Die Liste der <a href="Standard_Performance_Evaluation_Corporation" title="Standard Performance Evaluation Corporation">SPEC</a> (<i>Standard Performance Evaluation Corporation</i>) mit den

schnellsten Prozessoren ist mittlerweile sehr heterogen. Man findet „RISC-Prozessoren“ wie „CISC-Prozessoren“ wie auch Prozessoren, die von Grafikprozessoren abstammen. Wichtig für Supercomputer ist die Skalierbarkeit der Architektur für den parallelen Betrieb zehntausender bis hunderttausender Kerne. Mittlerweile sind die überwiegende Anzahl der Prozessoren der <a href="TOP500" title="TOP500">TOP500</a> x64-kompatible „CISC-Prozessoren“ (76 Prozent: Intel Xeon und AMD Opteron). Als „RISC-Prozessor“ steht der IBM <a href="Blue_Gene" title="Blue Gene">Blue Gene</a> (PPC) mit 18 Prozent ganz vorn.

</p><p>Bei aktuellen Großrechnern sind reine/weitgehende RISC-Chips inzwischen jedoch fast vollständig von den Mikroprozessoren der Intel x86-Linie verdrängt, die einen RISC-Kern mit einer CISC-Emulationsschicht verbinden. Deren Ursprung aus dem erfolgreichen Massenmarkt-Einsatz macht die Kleinserien der Großrechner-RISC-Chips unrentabel. DEC Alpha wurde eingestellt, ebenso HPs PA-RISC, Suns SPARCs werden nicht mehr produziert, PowerPC-Chips fertigt nur noch IBM selbst, Renesas SuperH hat kaum mehr Verbreitung, XScale, MIPS und StrongARM sind in Großrechnern selten oder verschwunden. (Stand 2011)

</p><p>RISC-Prozessoren bilden das Gegenstück zu CISC-Prozessoren. Heutige RISC-Prozessoren überschreiten die Grenzen der engen Definition und enthalten auch komplexere Befehle. So wurde der Befehlssatz des PowerPC-Prozessors, der von IBM und Freescale (ehem. <a href="Motorola" class="mw-redirect" title="Motorola">Motorola</a>) hergestellt wird (und beispielsweise bis zum Wechsel zu Intel-CPUs in den Computern von <a href="Apple" title="Apple">Apple</a> Verwendung fand), durch eine Befehlserweiterung namens „<a href="AltiVec" title="AltiVec">AltiVec</a>“ ergänzt, die in den PowerPC-Prozessoren spezielle <a href="Multimedia" title="Multimedia">Multimediafähigkeiten</a> nachrüstet (vgl. <a href="Multi_Media_Extension" title="Multi Media Extension">MMX</a> bei <a href="X86-Prozessor" title="X86-Prozessor">x86-Prozessoren</a>). Allerdings folgt auch AltiVec den RISC-Eigenschaften.

</p><p>Ende der 1980er-Jahre brachte der britische Hersteller <a href="Acorn" title="Acorn">Acorn</a> den <a href="Heimcomputer" title="Heimcomputer">Heimcomputer</a> <a href="Acorn_Archimedes" title="Acorn Archimedes">Archimedes</a> mit einem speziell konzipierten RISC-Prozessor auf den Markt, dessen Leistungsfähigkeit die der damals in Heimcomputern eingesetzten Prozessoren weit in den Schatten stellte. Diese <b>A</b>corn <b>R</b>isc <b>M</b>achine war der Ursprung der heutigen <a href="ARM-Architektur" title="ARM-Architektur">ARM</a>-Prozessoren, die in <a href="Eingebettetes_System" title="Eingebettetes System">eingebetteten Systemen</a> (zum Beispiel Mobiltelefonen) sehr verbreitet sind.

</p>

<div class="mw-heading mw-heading2"><h2 id="Praktische_Bedeutung_–_Systeme_mit_RISC-CPU"><span id="Praktische_Bedeutung_.E2.80.93_Systeme_mit_RISC-CPU"></span>Praktische Bedeutung – Systeme mit RISC-CPU</h2></div>

<ul><li><a href="ARM_Limited" class="mw-redirect" title="ARM Limited">ARM</a> – Die <a href="Arm-Architektur" class="mw-redirect" title="Arm-Architektur">Arm-Architektur</a> ist in Stückzahlen gemessen wohl die erfolgreichste RISC-Familie, sie findet sich in vielen Systemen,<sup id="cite_ref-7" class="reference"><a href="#cite_note-7"><span class="cite-bracket">[</span>7<span class="cite-bracket">]</span></a></sup> bei denen es um relativ hohe Leistung, geringen Stromverbrauch und niedrige Kosten geht (typisch: 100–500 MHz, teilweise bis zu 2,7 GHz;<sup id="cite_ref-8" class="reference"><a href="#cite_note-8"><span class="cite-bracket">[</span>8<span class="cite-bracket">]</span></a></sup> Stand 2015). Die ARM Ltd., die diese Systeme konstruiert, baut allerdings selbst keine Prozessoren, sondern verkauft lediglich Lizenzen für das Design an ihre Kunden. Mittlerweile sollen 10 Milliarden ARM-CPUs im Umlauf sein, die z. B. zum Einsatz kommen in <a href="Tabletcomputer" title="Tabletcomputer">Tablets</a>, <a href="Digitalkamera" title="Digitalkamera">Digitalkameras</a>, <a href="Grafikf%C3%A4higer_Taschenrechner" title="Grafikfähiger Taschenrechner">grafikfähigen Taschenrechnern</a>, <a href="Network_Attached_Storage" title="Network Attached Storage">NAS</a>, <a href="Router" title="Router">Routern</a>, <a href="Spielkonsole" title="Spielkonsole">Spielkonsolen</a>, <a href="Personal_Digital_Assistant" title="Personal Digital Assistant">PDAs</a>, <a href="Smartphone" title="Smartphone">Smartphones</a> und verschiedenen Mobiltelefonen. Ein Einsatz für energiesparende Server wird für die nahe bis mittlere Zukunft angestrebt, weshalb ARM im Jahre 2012 erste Prozessoren mit <a href="64-Bit-Architektur" title="64-Bit-Architektur">64-Bit-Architektur</a> vorstellte.<sup id="cite_ref-9" class="reference"><a href="#cite_note-9"><span class="cite-bracket">[</span>9<span class="cite-bracket">]</span></a></sup><sup id="cite_ref-10" class="reference"><a href="#cite_note-10"><span class="cite-bracket">[</span>10<span class="cite-bracket">]</span></a></sup></li>

<li><a href="IBM_Power" class="mw-redirect" title="IBM Power">Power Architecture</a> – Eine Entwicklung von <a href="IBM" title="IBM">IBM</a> und <a href="Freescale" class="mw-redirect" title="Freescale">Freescale</a> (früher <a href="Motorola" class="mw-redirect" title="Motorola">Motorola</a>), ist heute die am weitesten verbreitete RISC-CPU im High-End-Bereich, sie ist eine Architektur mit zahlreichen Einsatzgebieten,<sup id="cite_ref-11" class="reference"><a href="#cite_note-11"><span class="cite-bracket">[</span>11<span class="cite-bracket">]</span></a></sup> angefangen bei leistungsstarken <a href="Eingebettetes_System" title="Eingebettetes System">eingebetteten Systemen</a> wie Druckern oder <a href="Router" title="Router">Routern</a>, über Workstations, bis hin zu Supercomputern.</li>

<li><a href="MIPS-Architektur" title="MIPS-Architektur">MIPS</a> – Anfangs wurden die CPUs vor allem in klassischen <a href="Workstation" title="Workstation">Workstations</a> und Servern eingesetzt, heute liegt der Haupteinsatzbereich, ähnlich wie bei ARM, im Bereich <a href="Eingebettetes_System" title="Eingebettetes System">Eingebettete Systeme</a>.<sup id="cite_ref-12" class="reference"><a href="#cite_note-12"><span class="cite-bracket">[</span>12<span class="cite-bracket">]</span></a></sup> Praktisch alle MIPS-basierten Workstation- und Server-Familien wurden mittlerweile auf Intel <a href="Itanium" class="mw-redirect" title="Itanium">Itanium</a> migriert.</li>

<li><a href="Oracle_Corporation" class="mw-redirect" title="Oracle Corporation">Oracles</a> (ehemals <a href="Sun_Microsystems" title="Sun Microsystems">Sun Microsystems</a>) <a href="Sun_SPARC" class="mw-redirect" title="Sun SPARC">SPARC</a>-Produktlinie wurde vor allem in klassischen <a href="Workstation" title="Workstation">Workstations</a> und Servern von Sun eingesetzt.<sup id="cite_ref-13" class="reference"><a href="#cite_note-13"><span class="cite-bracket">[</span>13<span class="cite-bracket">]</span></a></sup></li>

<li>Hewlett-Packards <a href="PA-RISC" title="PA-RISC">PA-RISC</a> – Bis zur Einführung des Intel Itanium wurden PA-RISC-CPUs vor allem in klassischen <a href="Workstation" title="Workstation">Workstations</a> und Servern von HP eingesetzt.<sup id="cite_ref-14" class="reference"><a href="#cite_note-14"><span class="cite-bracket">[</span>14<span class="cite-bracket">]</span></a></sup> Die CPU-Familie wird nicht mehr weiterentwickelt. Praktisch alle PA-RISC-basierten Workstation- und Server-Familien wurden mittlerweile auf Intel Itanium migriert.</li>

<li><a href="DEC_Alpha" class="mw-redirect" title="DEC Alpha">DEC Alpha</a> – Bis zur Einführung der Intel Itanium-CPUs wurden Alpha-CPUs vor allem in klassischen <a href="Workstation" title="Workstation">Workstations</a> und Servern von Digital, Compaq und HP eingesetzt. Die Alpha-Plattform war frei verfügbar und wurde von zahlreichen <a href="Original_Equipment_Manufacturer" class="mw-redirect" title="Original Equipment Manufacturer">OEM</a>-Partnern genutzt. Die CPU-Familie wird nicht mehr weiterentwickelt. Praktisch alle Alpha-basierten Workstation- und Server-Familien wurden mittlerweile auf Intel Itanium migriert.</li>

<li><a href="Hitachi_(Unternehmen)" title="Hitachi (Unternehmen)">Hitachis</a> <a href="SuperH" title="SuperH">SuperH</a>, war weit verbreitet z. B. in den Spielkonsolen <a href="Sega_32X" title="Sega 32X">Sega Super 32X</a>, <a href="Sega_Saturn" title="Sega Saturn">Sega Saturn</a> und <a href="Dreamcast" title="Dreamcast">Dreamcast</a>. SuperH wird heute ähnlich wie die ARM-Plattform hauptsächlich in <a href="Embedded_Systems" class="mw-redirect" title="Embedded Systems">eingebetteten Systemen</a> eingesetzt.</li>

<li><a href="Atmel_AVR" class="mw-redirect" title="Atmel AVR">Atmel AVR</a> wird in <a href="Embedded_Systems" class="mw-redirect" title="Embedded Systems">eingebetteten Systemen</a> eingesetzt, wie z. B. <a href="Xbox" title="Xbox">Xbox</a>-Steuerkontrollern, aber auch in <a href="BMW" title="BMW">BMW</a>-Automobilen.</li>

<li>Das <a href="OpenRISC" title="OpenRISC">OpenRISC</a>-Projekt greift die Philosophie <a href="Freie_Hardware" class="mw-redirect" title="Freie Hardware">freier Hardware</a> auf. Ziel des Projektes ist es, eine CPU zu erstellen, auf der <a href="Linux" title="Linux">Linux</a> läuft und das – im Sinne <a href="Freie_Software" title="Freie Software">freier Software</a> – frei verfügbar ist.<sup id="cite_ref-15" class="reference"><a href="#cite_note-15"><span class="cite-bracket">[</span>15<span class="cite-bracket">]</span></a></sup></li>

<li><a href="RISC-V" title="RISC-V">RISC-V</a> ist ein weiteres freies Instruktionsset basierend auf den RISC-Prinzipien.</li></ul>

<div class="mw-heading mw-heading2"><h2 id="Weblinks">Weblinks</h2></div>

<ul><li><a rel="nofollow" class="external text" href="http://cre.fm/cre151">CRE151 Die ARM-Architektur</a> <a href="Tim_Pritlove" title="Tim Pritlove">Tim Pritlove</a> und <a href="Harald_Welte" title="Harald Welte">Harald Welte</a> gehen in diesem <a href="Podcast" title="Podcast">Podcast</a> auch auf die Unterschiede von RISC und CISC-Prozessoren ein.</li>

<li><a rel="nofollow" class="external text" href="https://riscv.org/">RISC-V International</a>, <a href="Non-Profit-Organisation" class="mw-redirect" title="Non-Profit-Organisation">Non-Profit-Organisation</a></li></ul>

<div class="mw-heading mw-heading2"><h2 id="Einzelnachweise_und_Anmerkungen">Einzelnachweise und Anmerkungen</h2></div>

<li id="cite_note-1"><span class="mw-cite-backlink"><a href="#cite_ref-1">↑</a></span> <span class="reference-text">David A. Patterson, Carlo H. Sequin: <cite style="font-style:italic">RISC I: a reduced instruction set VLSI computer</cite>. In: <cite style="font-style:italic">25 years of the international symposia on Computer architecture (selected papers)</cite> (= <cite style="font-style:italic">ISCA ’98</cite>). Association for Computing Machinery, New York, NY, USA 1998, ISBN 978-1-58113-058-4, <span style="white-space:nowrap">S.<span style="display:inline-block;width:.2em"> </span>216–230</span>, <a href="Digital_Object_Identifier" title="Digital Object Identifier">doi</a>:<span class="uri-handle" style="white-space:nowrap"><a rel="nofollow" class="external text" href="https://doi.org/10.1145/285930.285981">10.1145/285930.285981</a></span>.<span class="Z3988" title="ctx_ver=Z39.88-2004&rft_val_fmt=info%3Aofi%2Ffmt%3Akev%3Amtx%3Abook&rfr_id=info:sid/de.wikipedia.org:Reduced+Instruction+Set+Computer&rft.atitle=RISC+I%3A+a+reduced+instruction+set+VLSI+computer&rft.au=David+A.+Patterson%2C+Carlo+H.+Sequin&rft.btitle=25+years+of+the+international+symposia+on+Computer+architecture+%28selected+papers%29&rft.date=1998&rft.doi=10.1145%2F285930.285981&rft.genre=book&rft.isbn=9781581130584&rft.pages=216-230&rft.place=New+York%2C+NY%2C+USA&rft.pub=Association+for+Computing+Machinery&rft.series=ISCA+%E2%80%9998" style="display:none"> </span></span>

</li>

<li id="cite_note-2"><span class="mw-cite-backlink"><a href="#cite_ref-2">↑</a></span> <span class="reference-text">George Radin: The 801 Minicomputer, 1976. (englisch)</span>

</li>

<li id="cite_note-3"><span class="mw-cite-backlink"><a href="#cite_ref-3">↑</a></span> <span class="reference-text">David A. Patterson, David R. Ditzel: <cite class="lang" lang="en" dir="auto" style="font-style:italic">The case for the reduced instruction set computer</cite>. In: <cite class="lang" lang="en" dir="auto" style="font-style:italic">Readings in computer architecture</cite>. Morgan Kaufmann Publishers Inc., San Francisco, CA, USA 2000, ISBN 978-1-55860-539-8, <span style="white-space:nowrap">S.<span style="display:inline-block;width:.2em"> </span>135–143</span>, <a href="Digital_Object_Identifier" title="Digital Object Identifier">doi</a>:<span class="uri-handle" style="white-space:nowrap"><a rel="nofollow" class="external text" href="https://doi.org/10.1145/641914.641917">10.1145/641914.641917</a></span> (englisch, <a rel="nofollow" class="external text" href="https://dl.acm.org/doi/pdf/10.1145/641914.641917?casa_token=5ZZkCVUd-e8AAAAA:USLKyyHZHpRHHyEusoMoBg5dOjiBVVBBTS1B5YLhUq6KC450lh95GOAPMj4TBmWkGV1JnSWfgBEv">acm.org</a> [PDF; abgerufen am 12. September 2021]).<span class="Z3988" title="ctx_ver=Z39.88-2004&rft_val_fmt=info%3Aofi%2Ffmt%3Akev%3Amtx%3Abook&rfr_id=info:sid/de.wikipedia.org:Reduced+Instruction+Set+Computer&rft.atitle=The+case+for+the+reduced+instruction+set+computer&rft.au=David+A.+Patterson%2C+David+R.+Ditzel&rft.btitle=Readings+in+computer+architecture&rft.date=2000&rft.doi=10.1145%2F641914.641917&rft.genre=book&rft.isbn=9781558605398&rft.pages=135-143&rft.place=San+Francisco%2C+CA%2C+USA&rft.pub=Morgan+Kaufmann+Publishers+Inc." style="display:none"> </span></span>

</li>

<li id="cite_note-4"><span class="mw-cite-backlink"><a href="#cite_ref-4">↑</a></span> <span class="reference-text">David A. Patterson: <cite class="lang" lang="en" dir="auto" style="font-style:italic">Reduced instruction set computers</cite>. In: <cite class="lang" lang="en" dir="auto" style="font-style:italic">Communications of the ACM</cite>. <span style="white-space:nowrap">Band<span style="display:inline-block;width:.2em"> </span>28</span>, <span style="white-space:nowrap">Nr.<span style="display:inline-block;width:.2em"> </span>1</span>, 2. Januar 1985, <span style="white-space:nowrap">S.<span style="display:inline-block;width:.2em"> </span>8–21</span>, <a href="Digital_Object_Identifier" title="Digital Object Identifier">doi</a>:<span class="uri-handle" style="white-space:nowrap"><a rel="nofollow" class="external text" href="https://doi.org/10.1145/2465.214917">10.1145/2465.214917</a></span> (englisch).<span class="Z3988" title="ctx_ver=Z39.88-2004&rft_val_fmt=info%3Aofi%2Ffmt%3Akev%3Amtx%3Ajournal&rfr_id=info:sid/de.wikipedia.org:Reduced+Instruction+Set+Computer&rft.atitle=Reduced+instruction+set+computers&rft.au=David+A.+Patterson&rft.date=1985-01-02&rft.doi=10.1145%2F2465.214917&rft.genre=journal&rft.issue=1&rft.jtitle=Communications+of+the+ACM&rft.pages=8-21&rft.volume=28" style="display:none"> </span></span>

</li>

<li id="cite_note-5"><span class="mw-cite-backlink"><a href="#cite_ref-5">↑</a></span> <span class="reference-text">John Cocke, V. Markstein: <cite class="lang" lang="en" dir="auto" style="font-style:italic">The evolution of RISC technology at IBM</cite>. In: <cite class="lang" lang="en" dir="auto" style="font-style:italic">IBM Journal of Research and Development</cite>. <span style="white-space:nowrap">Band<span style="display:inline-block;width:.2em"> </span>34</span>, <span style="white-space:nowrap">Nr.<span style="display:inline-block;width:.2em"> </span>1</span>, Januar 1990, <span style="white-space:nowrap">S.<span style="display:inline-block;width:.2em"> </span>4–11</span>, <a href="Digital_Object_Identifier" title="Digital Object Identifier">doi</a>:<span class="uri-handle" style="white-space:nowrap"><a rel="nofollow" class="external text" href="https://doi.org/10.1147/rd.341.0004">10.1147/rd.341.0004</a></span> (englisch).<span class="Z3988" title="ctx_ver=Z39.88-2004&rft_val_fmt=info%3Aofi%2Ffmt%3Akev%3Amtx%3Ajournal&rfr_id=info:sid/de.wikipedia.org:Reduced+Instruction+Set+Computer&rft.atitle=The+evolution+of+RISC+technology+at+IBM&rft.au=John+Cocke%2C+V.+Markstein&rft.date=1990-01&rft.doi=10.1147%2Frd.341.0004&rft.genre=journal&rft.issue=1&rft.jtitle=IBM+Journal+of+Research+and+Development&rft.pages=4-11&rft.volume=34" style="display:none"> </span></span>

</li>

<li id="cite_note-6"><span class="mw-cite-backlink"><a href="#cite_ref-6">↑</a></span> <span class="reference-text">M. Alsup: <cite class="lang" lang="en" dir="auto" style="font-style:italic">Motorola’s 88000 family architecture</cite>. In: <cite class="lang" lang="en" dir="auto" style="font-style:italic">IEEE Micro</cite>. <span style="white-space:nowrap">Band<span style="display:inline-block;width:.2em"> </span>10</span>, <span style="white-space:nowrap">Nr.<span style="display:inline-block;width:.2em"> </span>3</span>, Juni 1990, <span style="white-space:nowrap">S.<span style="display:inline-block;width:.2em"> </span>48–66</span>, <a href="Digital_Object_Identifier" title="Digital Object Identifier">doi</a>:<span class="uri-handle" style="white-space:nowrap"><a rel="nofollow" class="external text" href="https://doi.org/10.1109/40.56325">10.1109/40.56325</a></span> (englisch).<span class="Z3988" title="ctx_ver=Z39.88-2004&rft_val_fmt=info%3Aofi%2Ffmt%3Akev%3Amtx%3Ajournal&rfr_id=info:sid/de.wikipedia.org:Reduced+Instruction+Set+Computer&rft.atitle=Motorola%E2%80%99s+88000+family+architecture&rft.au=M.+Alsup&rft.date=1990-06&rft.doi=10.1109%2F40.56325&rft.genre=journal&rft.issue=3&rft.jtitle=IEEE+Micro&rft.pages=48-66&rft.volume=10" style="display:none"> </span></span>

</li>

<li id="cite_note-7"><span class="mw-cite-backlink"><a href="#cite_ref-7">↑</a></span> <span class="reference-text">ARM-Beispiele:

<ul><li><a href="Apple" title="Apple">Apple</a>: <a href="Newton_(PDA)" title="Newton (PDA)">Newton</a> <a href="IPod" title="IPod">iPods</a> (ARM7TDMI <a href="System-on-a-Chip" title="System-on-a-Chip">SoC</a>), <a href="IPhone" title="IPhone">iPhone</a> (Samsung ARM1176JZF, <a href="Apple_A4" title="Apple A4">Apple A4</a>), <a href="IPod_touch" title="IPod touch">iPod touch</a> (ARM11), <a href="IPad" title="IPad">iPad</a> (<a href="Apple_A4" title="Apple A4">Apple A4</a> bzw. <a href="Apple_A5" title="Apple A5">Apple A5</a>), <a href="Macintosh" title="Macintosh">Mac</a> (<a href="Apple_M1" title="Apple M1">Apple M1</a>)</li>

<li><a href="Canon" title="Canon">Canon</a>: IXY Digital 700 Kamera (Eigenentwicklung, ARM-basiert)</li>

<li><a href="Hewlett-Packard" class="mw-redirect" title="Hewlett-Packard">Hewlett-Packard</a>: HP-49/50 <a href="Grafikf%C3%A4higer_Taschenrechner" title="Grafikfähiger Taschenrechner">Grafikfähiger Taschenrechner</a> (ARM9TDMI)</li>

<li><a href="Linksys" class="mw-redirect" title="Linksys">Linksys</a>: <a href="NSLU2" title="NSLU2">NSLU2</a> Netzwerkspeicher/NAS [Intel XScale IXP420]</li>

<li><a href="Nintendo" title="Nintendo">Nintendo</a>: Game Boy Advance (ARM7), Nintendo DS (ARM7, ARM9)</li>

<li><a href="HP_Palm" title="HP Palm">Palm</a>: PocketPC PDAs und Smartphones (Intel <a href="XScale" title="XScale">XScale</a> und Samsung SC32442 – ARM9)</li>

<li><a href="Sony" title="Sony">Sony</a>: verschiedene Mobiltelefone, Network Walkman (Eigenentwicklung, ARM-basiert)</li></ul>

</span></li>

<li id="cite_note-8"><span class="mw-cite-backlink"><a href="#cite_ref-8">↑</a></span> <span class="reference-text">AnandTech: <a rel="nofollow" class="external text" href="http://www.anandtech.com/show/8687/the-nexus-6-review">The Motorola Nexus 6</a></span>

</li>

<li id="cite_note-9"><span class="mw-cite-backlink"><a href="#cite_ref-9">↑</a></span> <span class="reference-text">Heise Online: <a rel="nofollow" class="external text" href="http://heise.de/-1368660">ARM bläst zum Angriff auf 64-Bit-Server</a></span>

</li>

<li id="cite_note-10"><span class="mw-cite-backlink"><a href="#cite_ref-10">↑</a></span> <span class="reference-text">ARM-Presseerklärung: <a rel="nofollow" class="external text" href="http://www.arm.com/about/newsroom/arm-launches-cortex-a50-series-the-worlds-most-energy-efficient-64-bit-processors.php">ARM Launches Cortex-A50 Series, the World's Most Energy-Efficient 64-bit Processors</a></span>

</li>

<li id="cite_note-11"><span class="mw-cite-backlink"><a href="#cite_ref-11">↑</a></span> <span class="reference-text">PowerPC Beispiele:

<ul><li>Apple: PowerPC-basierte <a href="Macintosh" title="Macintosh">Macintosh</a> Computer</li>

<li><a href="Cisco" class="mw-redirect" title="Cisco">Cisco</a>: Router und Switches für den kommerziellen Einsatz bis zur Enterprise-Klasse</li>

<li>IBM: Supercomputer, Mittelklasse-Server und Workstations</li>

<li>Nintendo: <a href="Nintendo_GameCube" title="Nintendo GameCube">Gamecube</a> und <a href="Wii" title="Wii">Wii</a> Spielkonsolen</li>

<li><a href="Microsoft" title="Microsoft">Microsoft</a>: <a href="Xbox_360" title="Xbox 360">Xbox 360</a> Spielkonsole</li>

<li>Motorola: verschiedene Bordcomputer für PKW und andere Fahrzeuge</li></ul>

</span>

</li>

<li id="cite_note-12"><span class="mw-cite-backlink"><a href="#cite_ref-12">↑</a></span> <span class="reference-text">MIPS-Beispiele:

<ul><li><a href="AVM_GmbH" class="mw-redirect" title="AVM GmbH">AVM</a>: <a href="Fritz!Box" title="Fritz!Box">Fritz!Box</a> WLAN/Telefonie-Router</li>

<li><a href="Silicon_Graphics" title="Silicon Graphics">SGI</a>: Server und Workstations wie Indy, Onyx und Origin (R2000 bis R12000)</li>

<li>Sony <a href="PlayStation" title="PlayStation">PlayStation</a>, <a href="PlayStation_Portable" title="PlayStation Portable">PlayStation Portable</a> Spielkonsolen</li>

<li><a href="Nintendo_64" title="Nintendo 64">Nintendo 64</a> Spielkonsole</li>

<li>Linksys <a href="WRT54G" class="mw-redirect" title="WRT54G">WRT54G</a> und zahlreiche ähnliche Geräte, siehe auch <a rel="nofollow" class="external text" href="http://wiki.openwrt.org/TableOfHardware">OpenWRT unterstützte Router</a></li>

<li><a href="MikroTik" title="MikroTik">MikroTik</a>, siehe <a href="https://en.wikipedia.org/wiki/MikroTik" class="extiw external" title="en:MikroTik">MikroTik</a> in der englischsprachigen Wikipedia; RouterBOARD</li></ul>

</span></li>

<li id="cite_note-13"><span class="mw-cite-backlink"><a href="#cite_ref-13">↑</a></span> <span class="reference-text">SPARC-Beispiele:

<ul><li><a href="K_computer" title="K computer">K computer</a> japanischer Supercomputer</li>

<li><a href="Fujitsu" title="Fujitsu">Fujitsu</a> Supercomputer, Mittelklasseserver und Workstations</li>

<li>Sun: Supercomputer, Mittelklasseserver und Workstations</li></ul>

</span></li>

<li id="cite_note-14"><span class="mw-cite-backlink"><a href="#cite_ref-14">↑</a></span> <span class="reference-text">PA-RISC-Beispiele:

<ul><li>Hewlett-Packard: Supercomputer, Mittelklasse-Server und Workstations, aber auch <a href="Grafikkarte" title="Grafikkarte">Grafikkarten</a></li>

<li>Hitachi: Workstations</li>

<li>Stratus: Stratus-Continuum-Serie, höchstverfügbare Supercomputer</li></ul>

</span></li>

/* start https://de.wikipedia.org/ */

.mw-parser-output .webarchiv-memento a{color:inherit}

/* end https://de.wikipedia.org/ */

</style><a rel="nofollow" class="external text" href="https://web.archive.org/web/20110824042454/http://www.ppcnux.de/?q=opencore-openrisc">OpenCore – OpenRISC</a> (<span class="webarchiv-memento"><a href="Webarchivierung#Begrifflichkeiten" title="Webarchivierung">Memento</a></span> vom 24. August 2011 im <i><a href="Internet_Archive" title="Internet Archive">Internet Archive</a></i>) – Artikel bei <i>PPCNUX</i>, vom 28. Juni 2011.</span>

</li>

</ol>

/* start https://de.wikipedia.org/ */

.mw-parser-output table.erw-nav-zebra>tbody>:nth-child(odd){background-color:var(--dewiki-hintergrundfarbe-basis)}.mw-parser-output .erw-nav-farbschema-blau .erw-nav-leiste{background-color:#f5f5f5}.mw-parser-output .erw-nav-farbschema-blau .erw-nav-gruppe{background-color:#e5ecf2}.mw-parser-output .erw-nav-farbschema-grau .erw-nav-leiste,.mw-parser-output .erw-nav-farbschema-grau .erw-nav-gruppe{background-color:#ececec}.mw-parser-output .erweiterte-navigationsleiste .klappleiste-inhalt>.wikitable>*>tr{border-top:2px solid #fdfdfd!important;border-bottom:2px solid #fdfdfd!important}@media screen{html.skin-theme-clientpref-night .mw-parser-output .erw-nav-farbschema-blau .erw-nav-leiste,html.skin-theme-clientpref-night .mw-parser-output .erw-nav-farbschema-blau .erw-nav-gruppe,html.skin-theme-clientpref-night .mw-parser-output .erw-nav-farbschema-grau .erw-nav-leiste,html.skin-theme-clientpref-night .mw-parser-output .erw-nav-farbschema-grau .erw-nav-gruppe{background-color:#202122}html.skin-theme-clientpref-night .mw-parser-output .erweiterte-navigationsleiste .klappleiste-inhalt .wikitable tr,html.skin-theme-clientpref-night .mw-parser-output .erweiterte-navigationsleiste .klappleiste-inhalt .wikitable td{border-color:#101418!important}html.skin-theme-clientpref-night .mw-parser-output .erw-nav-bild span[typeof="mw:File"] img{background-color:#c8ccd1}}@media screen and (prefers-color-scheme:dark){html.skin-theme-clientpref-os .mw-parser-output .erw-nav-farbschema-blau .erw-nav-leiste,html.skin-theme-clientpref-os .mw-parser-output .erw-nav-farbschema-blau .erw-nav-gruppe,html.skin-theme-clientpref-os .mw-parser-output .erw-nav-farbschema-grau .erw-nav-leiste,html.skin-theme-clientpref-os .mw-parser-output .erw-nav-farbschema-grau .erw-nav-gruppe{background-color:#202122}html.skin-theme-clientpref-os .mw-parser-output .erweiterte-navigationsleiste .klappleiste-inhalt .wikitable tr,html.skin-theme-clientpref-os .mw-parser-output .erweiterte-navigationsleiste .klappleiste-inhalt .wikitable td{border-color:#101418!important}html.skin-theme-clientpref-os .mw-parser-output .erw-nav-bild span[typeof="mw:File"] img{background-color:#c8ccd1}}.mw-parser-output .erweiterte-navigationsleiste .hlist .wikitable{border-top:0px!important;border-bottom:0px!important;margin-top:0!important;margin-bottom:0!important}.mw-parser-output .erweiterte-navigationsleiste .hlist .wikitable tr:first-of-type td{border-top:0px!important}.mw-parser-output .erweiterte-navigationsleiste .hlist .wikitable tr:last-of-type td{border-bottom:0px!important}

/* end https://de.wikipedia.org/ */

</style><style data-mw-deduplicate="TemplateStyles:r260755238">

/* start https://de.wikipedia.org/ */

.mw-parser-output div.klappleiste{border:1px solid var(--dewiki-rahmenfarbe1);clear:both;font-size:95%;box-sizing:border-box;margin-top:1.5em;padding:2px}.mw-parser-output div.klappleiste:after{clear:both;content:"";display:block}.mw-parser-output div.klappleiste-bild{float:left;padding:2px}.mw-parser-output div.klappleiste-kopf{background:var(--dewiki-hintergrundfarbe5);color:var(--color-base,#202122);text-align:center;font-weight:bold}.mw-parser-output div.klappleiste.mw-collapsed .klappleiste-bild{display:none}.mw-parser-output div.klappleiste+div.klappleiste,.mw-parser-output div.klappleiste+link+div.klappleiste,.mw-parser-output div.klappleiste+link+link+div.klappleiste,.mw-parser-output div.klappleiste+link+style+div.klappleiste,.mw-parser-output div.klappleiste+style+div.klappleiste,.mw-parser-output div.klappleiste+style+style+div.klappleiste,.mw-parser-output div.klappleiste+style+link+div.klappleiste{margin-top:-1px}@media screen{html.skin-theme-clientpref-night .mw-parser-output .klappleiste-bild span[typeof="mw:File"]:not(.skin-invert-image) img{background-color:#c8ccd1}}@media screen and (prefers-color-scheme:dark){html.skin-theme-clientpref-os .mw-parser-output .klappleiste-bild span[typeof="mw:File"]:not(.skin-invert-image) img{background-color:#c8ccd1}}

/* end https://de.wikipedia.org/ */

</style>

<div class="klappleiste-kopf"><a href="Prozessorarchitektur" title="Prozessorarchitektur">Prozessorarchitekturen</a></div>

</td>

<td class="erw-nav-gruppe" style="white-space: nowrap;text-align: right;border: 1px solid transparent;border-top: 1px solid #FFF;border-bottom: 2px solid #FFF;padding: 0 1em;"><b>nach <a href="Datenwort" title="Datenwort">Wortbreite</a></b>

</td>

<p><a href="1-Bit-Architektur" title="1-Bit-Architektur">1-Bit-Architektur</a> •

<a href="Bit-Slice" title="Bit-Slice">Bit-Slice-Architektur</a> •

<a href="4-Bit-Architektur" title="4-Bit-Architektur">4-Bit-Architektur</a> •

<a href="8-Bit-Architektur" title="8-Bit-Architektur">8-Bit-Architektur</a> •

<a href="16-Bit-Architektur" title="16-Bit-Architektur">16-Bit-Architektur</a> •

<a href="32-Bit-Architektur" title="32-Bit-Architektur">32-Bit-Architektur</a> •

<a href="64-Bit-Architektur" title="64-Bit-Architektur">64-Bit-Architektur</a>

</p>

</td></tr>

<tr>

</td>

<p><a href="Complex_Instruction_Set_Computer" title="Complex Instruction Set Computer">CISC</a> •

<a href="Explicitly_Parallel_Instruction_Computing" title="Explicitly Parallel Instruction Computing">EPIC</a> •

<a href="NISC" class="mw-redirect" title="NISC">NISC</a> •

<a class="mw-selflink selflink">RISC</a> •

<a href="Very_Long_Instruction_Word" title="Very Long Instruction Word">VLIW</a> •

<a href="Mikroarchitektur" title="Mikroarchitektur">Mikroarchitektur</a>

</p>

</td></tr>

<tr>

<td class="erw-nav-gruppe" style="white-space: nowrap;text-align: right;border: 1px solid transparent;border-top: 1px solid #FFF;border-bottom: 1px solid #FFF;padding: 0 1em;"><b>mit Optimierung für Einsatzzweck</b>

</td>

<p><a href="Prozessor" title="Prozessor">(Haupt-)Prozessor</a> •

<a href="Grafikprozessor" title="Grafikprozessor">Grafikprozessor</a> •

<a href="General_Purpose_Computation_on_Graphics_Processing_Unit" title="General Purpose Computation on Graphics Processing Unit">GPGPU</a> •

<a href="Streamprozessor" title="Streamprozessor">Streamprozessor</a> •

<a href="Soundprozessor" title="Soundprozessor">Soundprozessor</a> •

<a href="Gleitkommaeinheit" title="Gleitkommaeinheit">Gleitkommaeinheit</a> •

<a href="Netzwerkprozessor" title="Netzwerkprozessor">Netzwerkprozessor</a> •

<a href="Physikbeschleuniger" title="Physikbeschleuniger">Physikbeschleuniger</a> •

<a href="Vektorprozessor" title="Vektorprozessor">Vektorprozessor</a> •

<a href="TensorFlow_Processing_Unit" class="mw-redirect" title="TensorFlow Processing Unit">TensorFlow Processing Unit</a>

</p>

</td></tr>

</tbody></table></div></div>

<div>

Normdaten (Sachbegriff): <a href="Gemeinsame_Normdatei" title="Gemeinsame Normdatei">GND</a>: <span class="-print"><a rel="nofollow" class="external text" href="https://d-nb.info/gnd/4191875-7">4191875-7</a></span> | <a href="Library_of_Congress_Control_Number" title="Library of Congress Control Number">LCCN</a>: <span class="-print"><a rel="nofollow" class="external text" href="https://id.loc.gov/authorities/sh88006799">sh88006799</a></span> </div>

</div></div></div><div><div class="zim-footer">

Dieser Artikel wurde von <a class="external text" title="Zuletzt bearbeitet am 2024-12-03" href="https://de.wikipedia.org/wiki/?title=Reduced_Instruction_Set_Computer&oldid=250909684">Wikipedia</a> herausgegeben. Der Text ist unter <a class="external text" href="https://creativecommons.org/licenses/by-sa/4.0/deed.de">Creative Commons Attribution-Share Alike 4.0</a> verfügbar, sofern nicht anders angegeben. Für die Mediendateien können zusätzliche Bedingungen gelten.

</div>

</div></div>

</div>

</main>

</div>

</body></html>